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Authored by Jean-Michel Friedt
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... ... @@ -31,6 +31,16 @@
31 31  
32 32 \section{Architecture du syst\`eme}
33 33  
  34 +Contraintes~:
  35 +\begin{itemize}
  36 +\item Si5351 impose une horloge d'entr\'ee entre 25~MHz et 26~MHz
  37 +\item RTL-SDR impose une horloge de 28,8~MHz
  38 +\item les horloges ultrastables imposent de fournir une r\'ef\'erence de 10~MHz
  39 +(ma\^\i tre) et un signal de synchronisation 1-PPS (ma\^\i tre)
  40 +\item les utilisateurs veulent recevoir un signal esclave \`a 10~MHz et un
  41 +signal de synchronisation esclave 1-PPS
  42 +\end{itemize}
  43 +
34 44 \begin{center}
35 45 \includegraphics[width=.8\linewidth]{architecture}
36 46 \end{center}
... ... @@ -118,7 +118,16 @@
118 118 9990 7470 13050 7470 13050 7695 9990 7695 9990 7470
119 119 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
120 120 0 0 1.00 60.00 120.00
121   - 9135 7380 9135 6975
  121 + 9135 7155 9135 6975
  122 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
  123 + 0 0 1.00 60.00 120.00
  124 + 9135 7470 9135 7290
  125 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
  126 + 0 0 1.00 60.00 120.00
  127 + 9135 5715 9135 5535
  128 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
  129 + 0 0 1.00 60.00 120.00
  130 + 9135 6030 9135 5850
122 131 4 0 0 50 -1 0 12 0.0000 4 180 1155 8730 6660 gateway (GW)\001
123 132 4 0 0 50 -1 0 12 0.0000 4 135 585 9810 6930 Si5351\001
124 133 4 0 0 50 -1 0 12 0.0000 4 135 810 10350 7155 28.8 MHz\001
125 134  
... ... @@ -132,10 +141,10 @@
132 141 4 0 0 50 -1 0 12 0.0000 4 180 1125 8730 5220 endpoint (EP)\001
133 142 4 0 0 50 -1 0 12 0.0000 4 165 780 8730 5490 (25 MHz)\001
134 143 4 0 0 50 -1 0 12 0.0000 4 135 585 9810 5490 Si5351\001
135   -4 0 0 50 -1 0 12 0.0000 4 135 660 10350 5265 10 MHz 50 -1 0 12 0.0000 4 135 660 10350 5265 10 MHz\00101
  144 +4 0 13 50 -1 0 12 0.0000 4 135 660 10350 5265 10 MHz 50 -1 0 12 0.0000 4 135 660 10350 5265 10 MHz\00101
136 145 4 0 0 50 -1 0 12 0.0000 4 135 810 10350 5715 28.8 MHz\001
137 146 4 0 0 50 -1 0 12 0.0000 4 120 615 11295 5355 counter\001
138   -4 0 0 50 -1 0 12 0.0000 4 135 465 11970 5265 1 PPS 50 -1 0 12 0.0000 4 135 465 11970 5265 1 PPS\00101
  147 +4 0 13 50 -1 0 12 0.0000 4 135 465 11970 5265 1 PPS 50 -1 0 12 0.0000 4 135 465 11970 5265 1 PPS\00101
139 148 4 0 0 50 -1 0 12 0.0000 4 135 810 12555 5580 RTL-SDR\001
140 149 4 0 0 50 -1 0 8 0.0000 4 120 105 13050 5400 Q\001
141 150 4 0 0 50 -1 0 8 0.0000 4 90 195 12150 5670 CK\001
142 151  
... ... @@ -143,9 +152,12 @@
143 152 4 0 0 50 -1 0 8 0.0000 4 90 270 13005 5850 USB\001
144 153 4 0 0 50 -1 0 12 0.0000 4 180 1185 10980 6210 Raspberry Pi 4\001
145 154 4 0 0 50 -1 0 8 0.0000 4 90 195 13410 6075 SPI\001
146   -4 0 4 50 -1 0 8 0.0000 4 90 1155 10125 5940 control Si5351 PLL 50 -1 0 8 0.0000 4 90 1155 10125 5940 control Si5351 PLL\00101
  155 +4 0 13 50 -1 0 8 0.0000 4 90 1155 10125 5940 control Si5351 PLL 50 -1 0 8 0.0000 4 90 1155 10125 5940 control Si5351 PLL\00101
147 156 4 0 4 50 -1 0 12 0.0000 4 135 525 11340 6795 refPPS\001
148 157 4 0 0 50 -1 0 12 0.0000 4 135 660 8820 6930 25 MHz\001
149 158 4 0 0 50 -1 0 8 0.0000 4 90 270 10395 6930 out0\001
150   -4 0 4 50 -1 0 12 0.0000 4 135 870 8775 7605 ref10 MHz\001
  159 +4 0 0 50 -1 0 12 0.0000 4 135 480 8910 7290 FPGA\001
  160 +4 0 4 50 -1 0 12 0.0000 4 135 870 8775 7650 ref10 MHz\001
  161 +4 0 0 50 -1 0 12 0.0000 4 135 480 8910 5850 FPGA\001
  162 +4 0 0 50 -1 0 12 0.0000 4 135 660 8775 6210 10 MHz\001
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